⑴ 请教：关于传输门的veriloga的建模问题

  1. 如果知道传输方向还好，有使能信号就让输出等于输入。

  2. 但是好多情况是输入输出不分的，有时候从左到右，有时候从右到左，这种情况就不知道怎么编了。

  3. 用数模混仿来搞，不知有没有高手解答一下怎么用verilog实现输入输出不定的传输门。